Computer Design - Digital Logic

교재(Advanced Digital Logic Design -> Sunggu Lee)

Combinational Logic = 현재의 출력이 현재의 입력에 의해서만 영향 받음(memory element 없음)

Sequential Logic = Combinational Logic + memory element

대부분의 Digital System은 Sequential Logic이다.

F/F = edge-triggered memory element

Latch = level-triggered memory element

hazard = Glitches가 생기는 현상.

static hazard, dynamic hazard

Glitches - 노이즈, 삐침

setup-time: edge 직 전 0.1ns(공정에 따라 다름)

hold-time: edge 직 후 0ns-0.01ns(공정에 따라 다름)

setup-time, hold-time때는 D입력이 valid 해야한다. (값이 유지되고 있어야 한다.)

setup-time, hold-time때 D입력이 valid 하지 못한 상태를 Meta-stable 상태라 한다.

glitches가 clock이나 reset에 들어가면 큰 문제가 되지만 D단자에 들어 갔을 경우에는 큰 문제가 생기지 않는다. setup-time, hold-time 때문에 큰 영향을 미치지 않음.

delay 종류 2개

게이트의 입력에서 게이트의 출력까지 지연되는 시간: propagation delay

전선에서의 지연 시간: wire delay

D F/F = Delayed F/F

보통 propagation delay 의 시간이 hold-time에 비해 10배 정도 길기 때문에 위험하지 않다.

Logic Synthesis = VHDL을 해석해서 로직을 만들어 줌.(컴파일러)

S/W = state state 마다 실행됨. sequential 하고 Delay 개념이 없음

H/W = 모든 state 가 동시에 실행됨. parallel 하다. delay 개념이 있다.(wire delay, propagation delay)