Digital Clock – FPGA(03 Synthesize)

세번째 단계는 신스사이즈라고 불리는 단계이다.

컴파일과 거의 비슷한데 생성되는 코드가 타겟 보드 코드이며 실행되는 프로그램 형태가 아닌 게이트의 역할을 바꾸는 코드를 생성한다는 것이다. 사실 잘 모른다. 그냥 이렇게 이해하고 있다.

암튼 코드를 생성했으니 다음 단계는 Synthesize 단계이다. Coding->Synthesize라고 생각하면 된당.

 

Synthesize는 의외로 간단하다. Synthesize – XST를 더블 클릭하거나 그림처럼 우클릭해서 RUN을 선택하면 된다.

 

위 그림과 같이 녹색 체크바가 생성되었다면 성공!

다음 단계는 포트 연결인데 우리가 만든 코드는 외부와 데이터를 주고 받으려면 당연하겠지만 포트를 설정해줘야 한다.

Verilog Code에도 생성해 놨는데 anode와 seven_seg 변수가 그것이다. 아무튼 아래 그림과 같이 RUN을 선택한다.

 

 

그리고 아래 그림처럼 포트를 설정하는데 포트에 대한 정보는 해당 제품 매뉴얼을 봐야 한다.

 

Default 값으로 놔두고 그냥 OK선택하면 Synthesize와 Port설정은 끝이 난다.