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SOC 설계 시간에 처음 짜본 Verilog HDL 코드입니다. 1bit D Flip/Flop(이하 D F/F)를 짰는데요. 처음 해봐서 그런지 되게 어려웠다는.......
Design Module을 짜고 다시 Test Bench까지 만들었습니다. 아래는 그 소스들이구요 결과 사진도 첨부를 했음ㅋㅋㅋ
겨우 10줄 내외의 소스인데 되게 어려웠다는??;;;
우리 플젝은 수천줄은 될텐데 어떻게 만들지?? ㅎㄷㄷ.....

기억할 것!
1번 module에서 시작해서 endmodule로 끝난다.
2번 negedge(negative edge), posedge(positive edge)
3번 테스트 벤치에서 output은 wire이고 input은 reg이다.

Design Module: DFF.v
module DFF( d, clk, q, reset ); input d, clk, reset; output q; reg q; always@(negedge reset or posedge clk) if(~reset) q <= 0; else q <= d; endmodule

Test Bench: test_DFF.v
module test_ff; reg d, clk, reset; wire q; DFF ff( d, clk, q, reset ); initial begin clk = 0; #5 forever #5 clk = !clk; end initial begin reset = 0; d = 0; #5 reset = 1; forever #30 d = !d; #5000 $stop; end initial $monitor( $stime,, reset,, clk, d,, q ); endmodule